arXiv ID:
2602.23334
arXiv 提交日期: 2026-02-26
面向硬件加速器的运行时可重配置多精度量化乘法比特级脉动阵列架构 / Bitwise Systolic Array Architecture for Runtime-Reconfigurable Multi-precision Quantized Multiplication on Hardware Accelerators
1️⃣ 一句话总结
这篇论文提出了一种新型的硬件架构,它能在运行时灵活切换计算精度,从而让搭载在边缘设备上的神经网络加速器既能保持高推理精度,又能高效节能地运行。